世界をリードする半導体受託生産メーカーであるTSMCは、チップの微細化だけでなく、その「パッケージング技術」において新たなブレークスルーを達成しようとしています。同社が開発を進める「Chip-on-Panel-on-Substrate（CoPoS）」と呼ばれる新技術は、将来のAIプロセッサの製造コストを削減しつつ、性能を大幅に向上させる可能性を秘めています。
CoPoS技術とは？AIチップ製造の新たな地平
著名なアナリストであるミンチー・クオ氏の報告によると、TSMCが開発中のCoPoSは、従来のウェハーベースの製造プロセスに代わり、パネルレベルの処理を採用する先進的なパッケージングアーキテクチャです。この技術革新は、材料の利用効率を大幅に改善し、より大型のパッケージサイズに対応できる点が特徴です。特に、演算チップレットや高帯域幅メモリを多数搭載する複雑なAIアクセラレータにとって、CoPoSは非常に魅力的な選択肢となるでしょう。
現在のところ、CoPoS技術は2028年後半に量産が開始される見込みとされています。
クオ氏はまた、一部で誤解されていた点について明確にしました。CoPoSにおけるガラスの使用は、製造過程で一時的なキャリアとしてのみ用いられ、完成したパッケージの構成要素となるわけではありません。最終的な基板は従来型のものであり、この新しいプロセスは性能を犠牲にすることなく、廃棄物の削減と生産効率の向上を目指しています。
ポチップ
CoWoSとの関係とNVIDIAの次世代AIチップへの影響
CoPoS技術は、TSMCがすでに提供している既存のCoWoS（Chip-on-Wafer-on-Substrate）パッケージング技術を完全に置き換えるものではなく、むしろ補完する役割を果たすと予想されています。半導体業界では、AIモデルの高度化に伴い、より多くのメモリ、演算能力、帯域幅が求められており、チップをいかに効率的に統合するかが重要な課題となっています。
このような背景から、高度なパッケージング技術は半導体業界で最も注目される競争分野の一つへと進化しました。報道によれば、NVIDIAが開発中の次世代AIチップ「Feynman」が、CoPoSの初期採用候補となる可能性も指摘されています。AIチップのパッケージがますます大型化する傾向にある中で、CoPoSはNVIDIAのような主要企業にとって、性能とコストの両面で大きなメリットをもたらすかもしれません。
AIチップの進化を支えるパッケージング技術の重要性
かつて半導体性能の向上は、トランジスタの微細化によって主に達成されてきました。しかし、AIの進化が加速する現代において、チップの性能向上は微細化だけでは限界が見え始めています。演算能力、メモリ、そしてこれらを繋ぐ帯域幅の要求が爆発的に増加する中、複数のチップレットやメモリを高密度かつ効率的に統合する「パッケージング技術」の重要性が飛躍的に高まっています。
CoPoSがその約束通りに低コストと高性能を実現できれば、AIプロセッサの生産コストを削減し、さらに高性能なAIチップの開発を可能にするでしょう。これは単に新しい製造プロセスが登場するというだけでなく、AI技術のさらなる普及と発展を後押しし、より多くの産業やアプリケーションでAIが活用される未来を加速させる可能性を秘めています。
チップの製造方法だけでなく、そのパッケージング方法が、今日のAI競争において極めて重要な要素となっているのです。
まとめ
TSMCのCoPoS技術は、半導体業界におけるAIチップ製造の新たな方向性を示すものです。パネルレベル処理によるコスト削減と大型パッケージ対応能力は、AIアクセラレータの性能向上と普及に大きく貢献するでしょう。この技術が2028年後半に量産化されれば、NVIDIAのような主要なAIチップ開発企業に新たな選択肢を提供し、AI技術の発展をさらに加速させることになります。チップの微細化と並行して、パッケージング技術の進化が今後の半導体業界、ひいてはAIの未来を左右する鍵となるでしょう。
